Mise en oeuvre de l'auto-reconfiguration partielle et dynamique sur FPGA Xilinx Virtex-II pro

• RESUME
  
• SOMMAIRE
  
• ABREVIATIONS
  
• Liste des figures
  
• Liste des tables
  
• REMERCIEMENTS
  
• 1. INTRODUCTION
  
  • 1.1 Le contexte
    
  • 1.2 But du stage
    
  • 1.3 Travaux similaires
    
  • 1.4 Environnement de travail
    
  • 1.5 Plan du rapport
    
• 2. FPGA, RECONFIGURATION DYNAMIQUE ET CONCEPTION DES SYSTEMES EMBARQUES
  
  • 2.0 Introduction
    
  • 2.1 Implémentation logicielle vs implémentation matérielle d'une application
    
    • 2.1.1 Implémentation logicielle (Figure 3.a)
      
    • 2.1.2 Implémentation matérielle (Figure 3.b)
      
    • 2.1.3 Partitionnement Matériel / Logiciel
      
  • 2.2 Architecture des FPGAs
    
    
    • 2.2.1 Introduction
      
    • 2.2.2 Principe de fonctionnement et Architecture Interne des FPGAs
      
    • 2.2.3 Exemple d'architecture de FPGA : la série Virtex-II Pro de Xilinx (figure10)
      
    • 2.2.4 Détails de quelques unes des ressources du Virtex-II Pro
      
  • 2.3 Les divers scénarii de reconfiguration des FPGAs
    
    • 2.3.1 Les modèles de reconfiguration [4]
      
    • 2.3.2 Configuration du Virtex-II Pro de Xilinx
      
• 3. METHODOLOGIE DE MISE EN OEUVRE DE L'AUTO RECONFIGURATION PARTIELLE ET DYNAMIQUE SUR LE VIRTEX-II PRO
  
  • 3.1 Méthodologie de Conception
    
    • 3.1.1 Flot de conception standard (Ordinary Design Flow)
      
    • 3.1.3 Le Modular Design Flow pour la reconfiguration partielle
      
  • 3.2 Principe de l'Auto-Reconfiguration partielle et dynamique
    
    • 3.2.1 De la reconfiguration partielle
      
    • 3.2.2 De l'auto-reconfiguration dynamique
      
  • 3.3 Exemple de mise en oeuvre d'une application auto-reconfigurable à l'aide
    
  • de ISE et EDK
    
    • 3.3.0 Introduction
      
    • 3.3.1 La plateforme matérielle de développement, la carte Virtex-II Pro de Memec Design
      
    • 3.3.2 Conception sous EDK du module « Système à processeur »
      
    • 3.3.3 Conception sous ISE du design global «Top » suivant le Modular Design Flow
      
  • 3.4 Récapitulatifs
    
• 4. DIFFICULTES RENCONTREES , CONCLUSION ET PERSPECTIVES
  
  • 4.1 Difficultés rencontrées
    
    • 4.1.1 Les restrictions physiques à la reconfiguration partielle des FPGAs Xilinx
      
    • 4.1.2 Les outils
      
  • 4.2 Conclusion
    
  • 4.3 Perspectives
    
    • 4.3.1 Implémenter les bus macros pour les connexions inter-modules.
      
    • 4.3.2 Utiliser XMS (Xilinx Memory File System), le système de fichier de Xilinx
      
    • 4.3.3 Implémenter l'interface Ethernet
      
    • 4.3.4 OS Temps réels pour la gestion de la ressource FPGA
      
• ANNEXES
  
• ANNEXE 1 : LES OUTILS
  
• ANNEXE 2 : Procédure de création du fichier SYSTEM.BMM
  
• ANNEXE 3: UTILISATION DE LA PLATE-FORME DE DEMONSTRATION
  
• ANNEXE 4 : LISTING DES PROGRAMMES
  
• SECTIONS
  
• REFERENCES BIBLIOGRAPHIQUES