1.4 Environnement de travail
Ce stage s'est déroulé au sein du laboratoire
ETIS (Equipe Traitement des Images et du Signal) et plus
précisément dans l'équipe « Architecture ».
L'ETIS est abritée au sein de l'ENSEA (Ecole Nationale Supérieure
de l'Electronique et de ses Applications), et ses membres assurent outre la
recherche, des activités d'enseignement dans les deux
établissements d'attache du laboratoire que sont l'Université
Cergy-Pontoise et l'ENSEA. Les outils support mis à disposition par le
laboratoire pour ce stage sont essentiellement la carte de
développement Virtex-II Pro conçue par Memec Design
et les outils de développement ISE 7.1i et EDK 7.1.i de Xilinx.
1.5 Plan du rapport
Dans une première partie nous présenterons
sommairement le composant FPGA, et ensuite la notion d'architecture
reconfigurable de type FPGA et de leur intérêt. Ensuite nous
étudierons la méthodologie de mise en oeuvre de la
reconfiguration dynamique du Virtex-II Pro en nous focalisant sur le «
Modular Design Flow ». Enfin nous présenterons la plateforme
auto reconfigurable que nous avons mise en oeuvre, et qui permet au processeur
PPC05 intégré de reconfigurer dynamiquement et à la
demande une partie du FPGA. Quelques annexes en fin de document
présentent les differents codes en C et en vhdl développés
dans le cadre de ce projet ainsi que les détails sur l'utilisation de la
plateforme de démonstration que nous avons mis en oeuvre.
1 ICAP : Internal Configuration Access Port, port de
configuration interne des FPGA Xiinx
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