Mise en oeuvre de l'auto-reconfiguration partielle et dynamique sur FPGA Xilinx Virtex-II pro

2.1.3 Partitionnement Matériel / Logiciel

Les problèmes de partitionnement matériel/logiciel des tâches apparaissent dès que les ressources permettent une implémentation matérielle et/ou logicielle des tâches. En effet, pour les systèmes incluant une architecture matérielle reconfigurable et un ou plusieurs processeurs( GPP, DSP), le programme doit être prémièrement partitionné en sections devant s'exécuter soit logiciellement, soit matériellement. En général, les opérations récursives et de contrôle sont plus efficaces sur processeur. Mais les outils disponibles à ce jour fournissent en général soit le modèle matériel, soit le modèle logiciel d'implémentation d'une application. Des travaux sur des compilateurs permettant d'automatiser ce processus de partitionnement existent¹ [10]. Mais avec le developpement d'architectures reconfigurables, il est de plus en plus envisagé d'avoir des tâches ayant les deux modèles d'exécution, l'un où l'autre étant utilisé à un instant donné suivant des critères d'efficacité et de priorité par exemple.

Notre étude étant essentiellement circonscrite à la mise en oeuvre d'une plate-forme auto-reconfigurable dynamiquement sur FPGA Virtex-II Pro de Xilinx, nous présentons suscintement ci-dessous l'architecture des FPGAs ainsi que les différents scénarii de reconfiguration, puis nous relèvons ceux qui sont envisagéables sur cette famille de FPGAs.

1 C'est le cas du projet POLIS qui a mis au point un outil du meme nom, permettant la conception conjointe matériel/Logiciel (CoDesign) et supportant des outils de spécification niveau system comme Esterel. Universite de California Bekerley, http://embedded.eecs.berkeley.edu/Respep/Research.