REMERCIEMENTS
Je remercie tout particulièrement Monsieur Amine
Benkhelifa de m'avoir permis d'effectuer ce stage sous sa supervision, mais
surtout pour son aide précieuse, sa disponibilité, et toute son
expérience dont il a su me faire profiter tout au long de mon stage.
Je tiens à remercier également Monsieur Francois
Verdier pour ses constants éclaircissements et sa disponibilité
dont j'espère vivement n'avoir pas abusée.
Ma gratitude s'adresse également à Arthur Segard
qui m'a soutenu au quotidien et qui a certainement subi plus que toute autre
personne mes incessantes questions.
Je remercie également tous les autres membres du
Laboratoire ETIS pour l'esprit de convivialité qui règne en son
sein et qui a facilité mon intégration.
Je remercie enfin les membres du jury qui ont bien voulu assister
à mon exposé.
1. INTRODUCTION
1.1 Le contexte
Les besoins sans cesse croissants des systèmes
embarqués en puissances de calcul incitent à l'exploration de
nouvelles architectures. En effet, pour palier aux limites des processeurs
génériques ou spécifiques une solution est l'utilisation
d'architectures dédiées comme accélérateurs
matériels pour certaines tâches. Aujourd'hui, l'une des solutions
semblent être la mise en oeuvre d'architectures alliant dans une moindre
mesure la flexibilité des processeurs et la performance des circuits
spécialisés ASICs1 : Ce sont des architectures
reconfigurables. Cette approche est possible grâce aux avancées
technologiques qui permettent d'une part la mise en oeuvre des SOCs
(System-On-a-Chip, intégration sur une puce unique toutes les
fonctionnalités de traitement numérique des informations telles
que processeurs, DSP, mémoires, bus, blocs dédiés, etc...)
et d'autre part de fabriquer des circuits programmables FPGAs de plus en plus
denses et sophistiqués.
En effet, jusqu'alors essentiellement destinés au
prototypage rapide des ASICs (à cause des limites dues à leur
vitesse lente, leur coût et leur consommation élevés),
l'utilisation des FPGAs comme ressource matérielle de calcul
reconfigurable dynamiquement est aujourd'hui sérieusement
envisagée. Dans cette optique, le projet ARDOISE2 par exemple
a prouvé l'efficacité de la reconfiguration successive sur une
même architecture de type FPGA des opérateurs d'une chaîne
de traitement de flux vidéo.
Aujourd'hui, la densité croissante des FPGAs
(jusqu'à 10 millions de portes...) et leur possibilité de
reconfiguration rapide et dynamique ouvrent de nouvelles perspectives.
Des plateformes hétérogènes SOPC
(System-On-a-Programmable-Chip) comme les produits Xilinx Virtex-II Pro ou
Altera Excalibur-Arm intégrant des zones reconfigurables et des
processeurs de traitement généralistes (PowerPC405 ou ARM920)
permettent d'envisager la construction de systèmes auto-reconfigurables
dynamiquement : le processeur de la puce provoquant lui-même la
reconfiguration (partielle dans certains cas) du FPGA. Il devient ainsi tout
à fait envisageable de mettre en oeuvre des architectures SOC hybrides
dans lesquelles certaines tâches seraient implémentées
matériellement et gérées suivant le modèle des
tâches logicielles dans un OS (ordonnancement, commutation de
tâches, préemption de tâches, etc...).
1 Application-Specific Integrated Circuit; circuit
intégré optimisé pour une application
spécifique.
2 ARDOISE Architecture Reconfigurable Dynamiquement
Orientée Image et Signal,
Ce type d'architectures hybrides où les tâches
s'exécuteraint sous forme matérielle et/ou logicielle offrirait
d'une part une flexibilité supplémentaire et d'autre part
permettrait l'utilisation de toutes les unités de calcul (Processeur,
DSP, FPGA, etc.).
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