Introduction
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·1
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Chapitre I : Langage de Description Matériel
VHDL
I.1- 2
Introduction
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I.2- Historique
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·2
I.3- Défini2
I.3.1- 3
Avantage
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I.4- Les principes du langage VH
3
I.4.1- Déclaration des
bibliothèques 3
I.4.2- L'entrée de la boite noire :
entit
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·4
I.4.2- Le fonctionnement interne : Architecture
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·5
1- Description structur
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2- Description comportementale
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·6
3- Description de flot de données
(fonctionnelle)
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· 6
I.5- Les instructions du langage
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·7 I.5.1- Les instructions
concurrentes
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·7
1- Affectations concurrentes de signaux
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·7
a- Affectation sm
7
b- Affectation conditionnelle du type »WHEN condition ELSE
»
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· 7
c- Affectation sélective de type « WHITH signal
SELECT »
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·.. 8
2- Proces
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3- L'instr ct
1
GENERATE
1- Les instructions 1
test«~«~«~«~«~«~«~«~«~«~«~«~«~«~..«~«~«~«~«~«~«~«~«~«~«~
«~ .
2- L'instruction « if....then....else....end
if«~«~«~«~«~«~..«~«~«~«~«~«~«~«~«~.«~«~«~.1
3- L'instruction « case....when....end case
»«~«~«~«~«~«~..«~«~«~«~«~«~«~..«~«~«~..
1
»
I.6- Le langage VHDL dans le flot de conception
~~~~~~ ~~~~~~~~.~~~ 1
I.6.1- Le logiciel de Modelsim dans le flot de
synthèse«~«~«~«~«~«~
«~«~«~«~«~. 1
I.7- Modélisation des FP
1
I.7.1- Les circ
1
FPGA«~«~«~«~«~«~«~«~«~«~«~..«~«~«~«~«~«~«~«~«~«~«~«~«~«~«~«~..«~«~«~
I.7.2- Structure des FP
1
I.7.3- Les ressources de FP
1
a- Cellules d'entrées sor
1
b- Blocs logiques ou éléments logiques
«~«~«~«~«~..«~«~«~«~«~«~«~«~«~«~.«~«~«~«~.1
c- Reseaux d'interconnexions ~~~~~.~~~~~~~~~~~~~~~~~~~ ~ 1
I.8- Conclusion ~~~~~~~~~~~~~~~~~
~~~~~~~~~~~~~~~ 1
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